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工作職責(zé):
1、技術(shù)文檔編寫：參與相關(guān)技術(shù)文檔的編寫，包括設(shè)計(jì)文檔、測試報(bào)告等；完成FPGA設(shè)計(jì)相應(yīng)文檔的編寫；
2、系統(tǒng)開發(fā)與調(diào)試：負(fù)責(zé)FPGA邏輯系統(tǒng)的開發(fā)和調(diào)試，包括硬件設(shè)計(jì)和軟件編程；進(jìn)行FPGA邏輯系統(tǒng)的仿真和驗(yàn)證，確保系統(tǒng)的正確性和可靠性；
3、跨部門合作：與硬件工程師、軟件工程師等其他相關(guān)人員合作，完成整個系統(tǒng)的設(shè)計(jì)和測試工作；跟蹤并解決FPGA邏輯系統(tǒng)開發(fā)過程中的問題，不斷優(yōu)化和改進(jìn)設(shè)計(jì)；
4、編程、仿真、綜合和布線：負(fù)責(zé)FPGA的編程、仿真、綜合和布線；負(fù)責(zé)FPGA的調(diào)試、測試及驗(yàn)證；
5、硬件/軟件接口定義：負(fù)責(zé)完成硬件/軟件接口的定義，需求分析及管理；負(fù)責(zé)FPGA的模塊、系統(tǒng)集成。
任職資格:
1、熟悉數(shù)字電路設(shè)計(jì)，具有良好的電子相關(guān)知識基礎(chǔ)；
2、熟練掌握基于FPGA平臺的開發(fā)環(huán)境（如Quartus、Vivado等）及仿真環(huán)境（ModelSim），2年及以上工作經(jīng)驗(yàn)；
3、熟練掌握Verilog或VHDL等硬件描述語言。具有獨(dú)立開發(fā)系統(tǒng)和子系統(tǒng)的能力；
4、掌握時序分析的方法，了解時鐘的概念，理解時鐘約束與時鐘域等電路分析與電路設(shè)計(jì)的基本方法，特別是對時序邏輯和同步時序電路的設(shè)計(jì)。
5、具備相關(guān)設(shè)計(jì)文檔及測試文檔的編寫能力；
6、邏輯嚴(yán)謹(jǐn)，結(jié)構(gòu)清晰，善于溝通，可以把握住關(guān)鍵問題并且迅速解決。
7、具備良好的團(tuán)隊(duì)合作精神，善于溝通交流。